数电第四章 时序逻辑电路
时序逻辑电路概述
时序逻辑与有限状态机
时序逻辑：输出结果不仅取决于当前时刻输入值，而且取决于电路过去时刻的行为（当前状态、现态、旧状态）
- 电路中有存储元件，用于存储逻辑信号的值，表示电路过去时刻的行为
如电视机的音量控制：下一次音量（下一个状态）由原音量（当前状态）和当前所按按钮决定。
有限状态机，用于刻画状态及状态转换，通常用状态图描述之。
时序逻辑电路的基本结构
时序逻辑电路一般结构：
- 状态记忆模块：由多个状态记忆单元构成（存储元件）
- 次态激励逻辑模块F ：激励函数
- 输出逻辑模块G ：输出函数
电路分为两种类型：Mealy型：输出依赖于当前状态和当前输入信号；Moore型：输出仅依赖于当前状态。
根据状态转换方式不同可分为：同步时序逻辑电路（在统一时钟信号控制下进行状态转换）和异步时序逻辑电路（无统一的时钟信号控制状态改变）。
时序逻辑电路的定时
状态变化的两种触发方式：电平触发、边沿触发（上升/下降沿触发）
锁存器与触发器
双稳态原件：使用两个反相器构建，无法改变电路状态，需要输入信号（激励信号）
锁存器：通过激励输入的电平信号来控制存储元件的状态
置位复位锁存器：具有置位和复位激励信号，Set有效时，强制存储元件输出Q为1，Reset有效时，强制存储元件输出Q为0。
触发器：额外具有时钟控制信号，通过时钟信号边沿触发存储元件改变状态，在激励信号有效的前提下，必须等到时钟边沿（上升沿/下降沿）到来才能改变状态。
SR锁存器
置位端（S）、复位端（R），只有状态、没有输出，用于设置标志信息。禁止SR同时为1（此时\(Q,\overline{Q}\)状态不相反），SR均为0时状态不变。
状态图如下：
锁存延迟/触发延迟：从输入驱动信号有效开始，到输出达到稳定为止的延迟。
化简得到的次态方程为\(Q^{*}=S+\overline{R}\cdot Q(S\cdot R\neq 1)\)
D锁存器
控制端C有效时，锁存数据D
次态方程：\(Q^{*}=D(C=1)\)
D触发器
由一对主、从锁存器构成。
次态方程：\(Q^{*}=D\)
锁存延迟\(t_{CQ}\)：从时钟触发边沿到来，到输出端\(Q\)改变为\(D\)的时间。分为\(t_{pLH(CQ)},t_{pHL(CQ)}\)
建立时间\(t_{setup}\)：输入信号D在时钟边沿到达前需稳定的时间
保持时间\(t_{hold}\)：输入信号D在时钟边沿到达后需继续稳定的时间
称\(t_{setup}+t_{hold}\)为窗口期总时间，端点位于时钟触发的两侧，若在此器件D输入发生改变，则\(Q\)输出无法预测。
带使能端的D触发器：EN信号为1，选择外部D输入，否则保持当前输出。
带预置和清零端的D触发器：预置端PR：将\(Q\)置1；清零端CLR：将\(Q\)置0。
T触发器
由D触发器构成，T连接Clk，D连接\(\overline{Q}\)，在每个时钟触发边沿改变状态，用于实现计数器、分频器。
同步时序电路设计
同步时序逻辑电路设计步骤
需求分析\(\to\) 设计状态图/表\(\to\) 合并等价状态\(\to\)为状态赋二进制编码\(\to\)计算得到激励函数、输出函数\(\to\)分析自启动与挂起
状态图/状态表设计（略）
状态化简和状态编码
状态编码准则
（1）若两个状态的次态相同，则其对应编码应尽量相邻
（2）同一个现态的各个次态其编码应尽量相邻
（3）若两个现态的输出相同，则它们的编码应尽量相邻
电路设计和分析
未用状态分析
挂起：电路加电后进入未用状态，且在未用状态之间形成循环转换而无法进入工作状态（若时序逻辑电路中的触发器具有预置功能，则可以通过预置处理，使电路进入正常的初始工作状态，避免挂起）
可以利用未用状态无关项进行化简，但需对所有未用状态进行分析，若不出现挂起现象且无错误输出，则称电路具有自启动能力；否则需调整电路设计。
电路定时分析
需考虑：组合电路传播延迟\(t_{comb}\)、触发器激励输入建立时间\(t_{setup}\)和保持时间\(t_{hold}\)、周期性时钟信号\(t_{Clk}\)、触发器传播延迟\(t_{ffpd}\)（Clk\(\to\)Q）
保持时间容限：\(t_{ffpd(min)}+t_{comb(min)}-t_{hold}\)
建立时间容限：\(t_{clk}-t_{ffpd(max)}-t_{comb(max)}-t_{setup}\)
二者必须全部为正。
典型时序逻辑部件设计
计数器
异步行波加法计数器：用T触发器实现（上升沿触发）
同步并行加法计数器：用带使能端的T触发器实现，上升沿触发。
异步行波减法计数器
寄存器、寄存器堆
寄存器可直接由若干个触发器构成。
寄存器通过三态门与总线互连，任何时刻至多只能有一个Rout有效。
寄存器堆亦称通用寄存器组。
堆内共有\(2^k\)个寄存器，每个寄存器位数为\(n\)，RA、RB为两个读口的寄存器编号，RW为写口的寄存器编号。
读操作为组合逻辑操作，由RA、RB选择对应寄存器内容送busA、busB、写操作为时序逻辑操作，需Clk与WE控制。
??? info"写数据需要保证的前提" 时钟信号clk到来前，地址RW和写使能WE信号有效，且busW已经稳定一个setup time以上。
移位寄存器（时序逻辑）：能实现暂存信息左移/右移功能，通常由时钟信号控制。
桶形移位器（组合逻辑）