数电第三章 组合逻辑电路

组合逻辑电路概述

构成规则

• 每个元件本身是组合逻辑电路
• 输出结点不能互连
• 输出结点不能反馈到输入端

扇入系数（一个逻辑门允许的输入端最大数目）、扇出系数

逻辑运算的优先级（从高到低）：非、与/与非、异或/同或（注：掌握将其转为与—或表达式）、或/或非

两级组合逻辑电路相比多级组合逻辑电路的优点：传输时间更短、速度更快；缺点：所需硬件数量将成倍增长。

逻辑表达式化简为标准与—或表达式

\(\overline{\overline{A}\cdot B\cdot C\oplus C+A+D}=\overline{A}\cdot \overline{D}\cdot B+\overline{A}\cdot \overline{D}\cdot \overline{C}\)

（重点）组合逻辑电路设计

分析文字描述\(\to\)给出真值表/输出表达式\(\to\)化简输出表达式\(\to\)画出逻辑电路图\(\to\)评价电路

无关项、非法值、高阻态

非法值：信号值不能被有效识别为高电平或低电平，处于不确定状态。主要体现为输出节点同时被高低电平同时驱动

无关项：某些输入组合对应的输出值可以是任意值，因其不可能出现。（8421自然BCD码输入时，大于1001的编码为无关项）

高阻态：输出处于非正常逻辑态的第三种电气态，好像和电路断开一样

三态门——重要的总线接口电路，用于连接总线，控制数据传输。输出既可以是1/0，又可以是高阻态三态门有额外的输出使能控制端EN，EN为1时，输出为高阻态。

典型组合逻辑部件设计

译码器：即\(n\sim 2^n\)译码器，可通过使能端EN禁止或实现相应功能。

译码器可应用于数码显示器等器件

编码器：译码器的反函数电路，分为互斥编码器与优先级编码器，其中优先级编码器的多个输入可同时为1，但只对优先级最高的输入进行编码输出。

多路选择器：多路输入、单路输出，若有\(n\)位选择控制端，则有\(2^n\)路输入数据，可额外装配使能端。

多路分配器：多路选择器的输出口与输入口互换即可。

多路选择器可使用门电路实现、低阶多路选择器级联或三态门电路实现。

半加器：仅考虑加数、被加数，不考虑来自低位的进位。\(S=A\oplus B,Cout=A\cdot B\)

全加器：需额外考虑来自低位进位，\(S=A\oplus B\oplus Cin,Cout=A\cdot B+B\cdot Cin+A\cdot Cin\)

组合逻辑电路时序分析

下降沿延迟\(t_{pHL}\)/上升沿延迟\(t_{pLH}\)：自输入变化起算，直到引起相应输出由高到低/由低到高变化所需的时间。通常取信号转换时间中间点来测量延迟时间。

传输延迟\(T_{pd}\)：从输入端的变化开始到所有输出端得到最终稳定的信号所需的最长时间。

最小延迟\(T_{cd}\)：从输入端的变化开始到任何一个输出开始发生改变所需的最短时间。

关键路径：组合逻辑电路在输入和输出之间经过的最长路径。传输延迟就是关键路径上所有元件的传输延迟之和，最小延迟就是最短路径上所有元件的最小延迟之和

竞争与冒险

竞争：某输入信号经过两条或两条以上的不同路径作用到输出端，由于各路径延迟不同，因而该输入信号对输出端会发生先后不同的影响。

由于竞争的存在，在输入信号变化的瞬间，输出端可能会出现不正确的尖峰信号，称为毛刺，出现毛刺的电路被认定为存在冒险。

只要一个门电路的多个输入端延时不同，就有可能产生竞争与冒险。

判定最终逻辑表达式存在竞争与冒险的依据：

（1）在逻辑表达式中，固定某个变量\(X\)，将其他变量用0或1代替，最后能化简成\(X+\overline{X}\)或\(X\cdot \overline{X}\)；

（2）卡诺图化简后，有相邻的1没有被包含在同一个卡诺圈里。

可通过低通滤波或增加冗余项等方式避免毛刺

毛刺并不是对所有的输入都有危害

毛刺并不是对所有的输入都有危害，如触发器的D输入端，只要数据不出现在时钟的上升沿，并满足数据的建立保持时间，就不会对系统造成危害。

当毛刺信号成为系统的控制信号，触发器的清零信号，预置信号，时钟信号，或锁存器的输入信号时就会产生逻辑错误。